負位準觸發

module test;
wire q_out;
reg en,data;

initial
begin
data=1;
en=0;
#6 data=0;
#4 en=1;
#2 data=1;
#2 data=0;
#2 data=1;
#4 en=0;
#4 data=0;
#2 data=1;
#2 data=0;
#2 en=1;
#4 data=1;
#4 data=0;
#2 en=0;
#2 data=1;
#8 en=1;
end
latch(q_out,en,data);
endmodule

primitive latch(q_out,en,data);
output q_out;
input en,data;
reg q_out;
table
0 1 : ? : 1;
0 0 : ? : 0;
1 ? : ? : -;
endtable
endprimitive